Desenvolvimento de Processador sem Float
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Considering software toolchain and verification.
Accessing knowledge base.
Planning processor architecture.
Seu objetivo é criar uma arquitetura de processador sem ponto flutuante, com ponto fixo, caches maiores e ISA centrada em soma, redução e comparação.
Plano proposto:
- Especificação e ISA
- Definir formatos de ponto fixo (Q), saturação/sinal, operações vetoriais (soma, reduce/prefix, compare), shifts/scale, modos de endereçamento, exceções. Eliminar MUL/DIV e estabelecer legalização por soma+shift.
- Microarquitetura
- Pipeline com SIMD, ALUs de soma/shift, árvores de redução, comparadores, previsão/controle de fluxo. Hierarquia de memória com L1/L2 maiores, pré-busca e políticas de substituição/coerência bem definidas.
- Toolchain e programação
- Assembler e simulador de ISA; intrínsecos e bibliotecas (soma/redução/argmax/top-k). Protótipo de backend (ex.: LLVM) para reescrita de multiplicações e otimizações de loop (desenrolamento, redução, vetorizações seguras em ponto fixo).
- Prototipagem em FPGA
- RTL (SystemVerilog/Verilog), caches sobre BRAM/SRAM, clocks/reset/I/O. Metas de utilização do FPGA: manter LUT, BRAM e DSP abaixo de 70%. Testbench, verificação funcional e de cobertura.
- Avaliação e roadmap
- Benchmarks (DSP fixo, ML quantizado, busca/comparação, redução/scan). Medir desempenho/energia/precisão, iterar ISA/cache. Se aprovado, roadmap para ASIC e/ou placa própria.
Perguntas rápidas para afinar a execução:
- Aplicações-alvo e dados: largura de palavra e vetor desejadas (8/16/32 bits? 128/256 bits SIMD?) e saturação vs wrap-around?
- Memória: tamanhos-alvo de L1/L2 (por núcleo) e necessidade de SRAM externa/LLC?
- Prototipagem: há um FPGA alvo (família/placa) e metas de clock/energia?
Quando estiver de acordo, clique em “Start” na barra do plano para iniciarmos.
Plan
Goal
- Desenvolver uma nova arquitetura de processador sem ponto flutuante, utilizando representação inteira/ponto fixo. A arquitetura deve priorizar caches maiores e empregar operações de soma, redução e comparação para substituir multiplicações, conforme requisitado. O projeto deve focar em prototipagem via FPGA mantendo o uso de LUT, BRAM e DSP abaixo de 70%, e deve contemplar todas as etapas desde a definição de ISA até a avaliação de desempenho, com um roadmap para avanço eventual para ASIC/placa própria.
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Especificar requisitos e ISA 1.1. Definir os formatos de ponto fixo (q-formats) e regras de saturação. 1.2. Especificar operações vetoriais para soma, redução (prefix sum) e comparação, além de shifts para escalonamento. 1.3. Excluir explicitamente operações de multiplicação e divisão, substituindo-as por sequências de somas e shifts. 1.4. Determinar os modos de endereçamento e protocolos para tratamento de exceções.
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Definir a microarquitetura 2.1. Projetar o pipeline do processador com suporte para largura vetorial (SIMD). 2.2. Integrar ALUs especializadas em soma e shift, implementando árvores de redução e blocos comparadores. 2.3. Planejar controle de fluxo e hierarquia de memória, incluindo caches L1 e L2 expandidos com estratégias de pré-busca e coerência.
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Desenvolver a toolchain e modelo de programação 3.1. Construir um assembler e um simulador compatíveis com a nova ISA. 3.2. Desenvolver intrínsecos e bibliotecas para operações de soma, redução e comparação. 3.3. Implementar um backend (por exemplo, no LLVM) que traduza multiplicações para sequências de soma e shift, se necessário.
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Prototipagem em FPGA 4.1. Projetar o RTL do processador em SystemVerilog/Verilog. 4.2. Utilizar subsistemas de memória (BRAM/SRAM) do FPGA, garantindo integração com o subsistema de cache. 4.3. Configurar clocks, resets e I/Os básicos. 4.4. Monitorar a utilização dos recursos do FPGA para manter uso inferior a 70% para LUTs, BRAM e DSP. 4.5. Criar testbench e validar a implementação funcional em ambiente simulado.
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Avaliação e roadmap 5.1. Executar benchmarks orientados a aplicações DSP fixa, ML quantizado e buscas/comparações. 5.2. Medir desempenho, consumo de energia e precisão das operações. 5.3. Realizar ajustes na ISA e tamanho dos caches conforme necessário. 5.4. Finalizar um roadmap para o avanço da prototipagem FPGA para um eventual ASIC ou placa própria.
- A ISA implementa corretamente formatos de ponto fixo, saturação e operações vetoriais sem o uso de multiplicações diretas.
- A implementação FPGA apresenta utilização de LUT, BRAM e DSP inferior a 70%.
- Os benchmarks demonstram desempenho, eficiência energética e precisão atendendo às especificações do projeto.
- A toolchain e os simuladores funcionam conforme o esperado, permitindo simulação e depuração da nova arquitetura.
Definir aplicações-alvo
Especificar caches
Escolher FPGA alvo
Detalhar ISA vetorial
Questionar tradeoffs de cache
105 days
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