Especificar requisitos e ISA 1.1. Definir os formatos de ponto fixo (q-formats) e regras de saturação. 1.2. Especificar operações vetoriais para soma, redução (prefix sum) e comparação, além de shifts para escalonamento. 1.3. Excluir explicitamente operações de multiplicação e divisão, substituindo-as por sequências de somas e shifts. 1.4. Determinar os modos de endereçamento e protocolos para tratamento de exceções.

Definir a microarquitetura 2.1. Projetar o pipeline do processador com suporte para largura vetorial (SIMD). 2.2. Integrar ALUs especializadas em soma e shift, implementando árvores de redução e blocos comparadores. 2.3. Planejar controle de fluxo e hierarquia de memória, incluindo caches L1 e L2 expandidos com estratégias de pré-busca e coerência.

Desenvolver a toolchain e modelo de programação 3.1. Construir um assembler e um simulador compatíveis com a nova ISA. 3.2. Desenvolver intrínsecos e bibliotecas para operações de soma, redução e comparação. 3.3. Implementar um backend (por exemplo, no LLVM) que traduza multiplicações para sequências de soma e shift, se necessário.

Prototipagem em FPGA 4.1. Projetar o RTL do processador em SystemVerilog/Verilog. 4.2. Utilizar subsistemas de memória (BRAM/SRAM) do FPGA, garantindo integração com o subsistema de cache. 4.3. Configurar clocks, resets e I/Os básicos. 4.4. Monitorar a utilização dos recursos do FPGA para manter uso inferior a 70% para LUTs, BRAM e DSP. 4.5. Criar testbench e validar a implementação funcional em ambiente simulado.

Avaliação e roadmap 5.1. Executar benchmarks orientados a aplicações DSP fixa, ML quantizado e buscas/comparações. 5.2. Medir desempenho, consumo de energia e precisão das operações. 5.3. Realizar ajustes na ISA e tamanho dos caches conforme necessário. 5.4. Finalizar um roadmap para o avanço da prototipagem FPGA para um eventual ASIC ou placa própria.