GPS 모듈 회로 개발
Execution stopped due to insufficient credits.
4:39
Checking 6 design areas.
Started: ERC 검토와 미연결 핀 정리 진행.
Execution stopped due to insufficient credits.
4:02
Getting a schematic overview.
Checking 3 design areas.
Thought
Renamed to: "AT6558R GPS Module"
Thought
Work done
- U1 중심 GPS 모듈 회로를 완성했습니다. 전원용 U2 + J1, UART용 J2 + R1/R2, RF용 J3 + D1 + L1 + L2, 클록용 Y1/Y2, 백업 전원용 J4와 필수 바이패스 커패시터들을 추가하고 모두 배선했습니다.
- 데이터시트 기반으로 VIN_5V, 3V3, VDD_ANA, VDD_RF, VDD_PLL, VDD12BB, VDD12BK, VX_OUT, XREF_26M, ANT_BIAS, RF_IN, UART0_TXD, UART0_RXD, V_BCKP 넷을 구성했고, 내부 DCDC 미사용 기본안에 맞춰 미사용 핀은 no-connect 처리했습니다.
- 프로젝트를 AT6558R GPS Module로 이름 변경했고, 설계 기준은 Project Specification, 구현 결정과 검토 결과는 Design Notes에 기록했습니다.
Success criteria review
- ✅ AT6558R-5N32 기반 GPS 모듈 회로와 블록 구성이 문서/회로도에 반영됨
- ✅ 메인 칩 및 지원 회로(전원, RF, 호스트 인터페이스, 클록, 백업)가 프로젝트에 추가되고 연결됨
- ✅ ERC 기준으로 floating pin, missing power, undriven net, single-pin net 문제 없이 검토 완료
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GPS 모듈 설계 노트
개요
AT6558R-5N32 기반 GPS/GNSS 수신 모듈 회로를 설계했다. 기본 아키텍처는 5V 입력, 3.3V LDO 전원, 외부 U.FL 안테나 입력, UART 호스트 인터페이스, 26MHz TCXO, 32.768kHz RTC 크리스털, optional backup supply로 구성된다.
최종 블록 결정
- 메인 수신기: AT6558R-5N32
- 입력 전원: 5V 2핀 헤더
- 주 전원 변환: RT9013-33GB 3.3V LDO
- RF 입력: U.FL + 저용량 ESD + ANT_BIAS LC 네트워크 + AC coupling + 직렬 매칭 인덕터
- 기준 클록: 26MHz TCXO
- RTC 클록: 32.768kHz passive crystal
- 호스트 인터페이스: UART 1x4 헤더
- 백업 전원: 2핀 외부 입력 헤더
데이터시트 기반 핵심 결정
- 내부 DCDC는 기본안에서 사용하지 않음
- DX_IN, DX_OUT는 부동 처리
- VCORE는 3.3V 메인 레일에서 직접 공급
- VDD12BK는 backup supply 사용 여부와 무관하게 1uF 바이패스 유지
- VX_OUT에는 100nF 바이패스를 두고, 이 레일로 TCXO를 구동
- RTC_I/RTC_O에는 32.768kHz passive crystal만 연결하고 외부 로드 커패시터는 생략
- ANT_BIAS는 active antenna bias 용도로 사용
- 33nH choke와 100nF 필터 캡 추가
- RF 입력 경로에는 100pF AC coupling 커패시터와 직렬 매칭 인덕터를 배치
- UART0는 GPIO0(TXD), GPIO1(RXD)를 사용하고 각 라인에 22Ω 직렬 저항을 추가
- ON_OFF는 정상 동작을 위해 3.3V에 고정
- 사용하지 않는 테스트/디버그/예비 GPIO는 no-connect 처리
주요 외부 소자 값
- LDO 입력 캡: 1uF
- LDO 출력 캡: 1uF
- 3.3V bulk 캡: 10uF
- VDD_ANA bypass: 1uF
- VDD_RF bypass: 1uF
- VDD_PLL bypass: 1uF
- VDD12BB bypass: 1uF
- VDD12BK bypass: 1uF
- VCORE local bypass: 1uF
- VDD_IO local bypass: 100nF
- VX_OUT / TCXO bypass: 100nF
- ANT_BIAS filter cap: 100nF
- RF AC coupling: 100pF
- ANT_BIAS choke: 33nH
- RF series matching inductor: 6.8nH
- UART series resistors: 22Ω
구현 메모
- RF series matching 인덕터는 데이터시트 도식의 6.2nH에 대해 라이브러리 가용성을 고려해 6.8nH 부품으로 대체했다. PCB 및 실제 안테나 조합에 따라 후속 조정 가능성을 열어둔다.
- backup supply는 J4로 외부 배터리/슈퍼캡을 선택적으로 연결하는 구조로 두었다. 미사용 시 VDD_BK는 외부 연결 없이 둘 수 있다.
- RF 커넥터와 ANT_BIAS 필터는 PCB 단계에서 가능한 한 가깝게 배치해야 한다.
- TCXO와 RTC crystal도 U1 근처에 배치해야 한다.
검토 결과
- ERC 기준 floating pin, no-connect violation, missing power, undriven net, single-pin net 경고 없음
- 주요 기능 블록(전원, RF, 클록, UART, backup)이 모두 회로도에 반영됨
다음 PCB 단계 메모
- U1, Y1, Y2, C4-C11은 서로 가깝게 배치
- J3, D1, L1, C12, L2, U1 RF_IN은 RF 경로를 짧게 유지
- GND 연속면 확보 및 RF 경로 하부 참조면 유지
- ANT_BIAS 필터는 J3 근처에 배치
개요
최종 블록 결정
데이터시트 기반 핵심 결정
주요 외부 소자 값
구현 메모
검토 결과
다음 PCB 단계 메모
