Desenvolvimento de Processador sem Float
Thought for 1 min 41 sec
Seu objetivo é criar uma arquitetura de processador sem ponto flutuante, com ponto fixo, caches maiores e ISA centrada em soma, redução e comparação.
Plano proposto:
- Especificação e ISA
- Definir formatos de ponto fixo (Q), saturação/sinal, operações vetoriais (soma, reduce/prefix, compare), shifts/scale, modos de endereçamento, exceções. Eliminar MUL/DIV e estabelecer legalização por soma+shift.
- Microarquitetura
- Pipeline com SIMD, ALUs de soma/shift, árvores de redução, comparadores, previsão/controle de fluxo. Hierarquia de memória com L1/L2 maiores, pré-busca e políticas de substituição/coerência bem definidas.
- Toolchain e programação
- Assembler e simulador de ISA; intrínsecos e bibliotecas (soma/redução/argmax/top-k). Protótipo de backend (ex.: LLVM) para reescrita de multiplicações e otimizações de loop (desenrolamento, redução, vetorizações seguras em ponto fixo).
- Prototipagem em FPGA
- RTL (SystemVerilog/Verilog), caches sobre BRAM/SRAM, clocks/reset/I/O. Metas de utilização do FPGA: manter LUT, BRAM e DSP abaixo de 70%. Testbench, verificação funcional e de cobertura.
- Avaliação e roadmap
- Benchmarks (DSP fixo, ML quantizado, busca/comparação, redução/scan). Medir desempenho/energia/precisão, iterar ISA/cache. Se aprovado, roadmap para ASIC e/ou placa própria.
Perguntas rápidas para afinar a execução:
- Aplicações-alvo e dados: largura de palavra e vetor desejadas (8/16/32 bits? 128/256 bits SIMD?) e saturação vs wrap-around?
- Memória: tamanhos-alvo de L1/L2 (por núcleo) e necessidade de SRAM externa/LLC?
- Prototipagem: há um FPGA alvo (família/placa) e metas de clock/energia?
Quando estiver de acordo, clique em “Start” na barra do plano para iniciarmos.
Definir aplicações-alvo
Especificar caches
Escolher FPGA alvo
Detalhar ISA vetorial
Questionar tradeoffs de cache
