Diseño de Cerradura Digital
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He avanzado el diseño esquemático de la cerradura digital sin microcontrolador:
- Proyecto renombrado a “Cerradura Digital con Memoria” y descripción actualizada.
- Creé la especificación inicial del proyecto en el archivo “Especificación del Proyecto: Cerradura Digital con Memoria”.
- Implementé el esquema con:
- EEPROM paralela AT28C64B para clave almacenada.
- Entrada de 4 bits mediante DIP switch.
- Dos registros 74HC175 para capturar los 2 dígitos BCD.
- Dos comparadores 74HC85 en cascada para comparar 8 bits.
- Contador 74HC161 para intentos fallidos.
- Flip-flop 74HC74 para bloqueo.
- Temporizador NE555 monostable para salida de apertura/LED verde durante ~5.17 s.
- LEDs verde/rojo/alarma, buzzer de 5 V y driver NPN.
- Pull-downs, resistencias LED, desacoplos por CI y red RC del 555.
- Consulté datasheets críticos antes de cablear los CI principales.
- Ejecuté revisión ERC/CRC del esquema y el resultado fue limpio: sin errores, advertencias ni checks abiertos.
Quedó pendiente por falta de créditos:
- Crear el plan formal de bring-up/pruebas en archivos del proyecto.
- Pasar a layout PCB solo si confirmas que el esquema ya cumple lo que necesitas.
Configurar PCB
Plan de pruebas
Revisar BOM
Agregar conectores
Documentar EEPROM
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Especificación del Proyecto: Cerradura Digital con Memoria
Project Overview
Estado: Draft.
Cerradura digital electrónica implementada únicamente con memorias comerciales y lógica digital discreta. El sistema compara una clave BCD de 2 dígitos (8 bits) almacenada en memoria contra una entrada del usuario, controla apertura, error, bloqueo por 3 intentos fallidos y reinicio manual por administrador.
Intended Use
Proyecto académico/prototipo para demostrar memorias y buses del sistema, comparadores digitales, contadores, lógica secuencial y combinacional sin microcontroladores ni sistemas embebidos.
What the Device Should Do
- Permitir ingreso de una combinación binaria mediante interruptores.
- Usar una memoria comercial para almacenar la clave correcta de 8 bits: 2 dígitos BCD.
- Comparar la clave ingresada contra la clave almacenada.
- Activar salida de apertura y LED verde si la clave es correcta.
- Encender LED rojo y registrar intento si la clave es incorrecta.
- Permitir máximo 3 intentos fallidos consecutivos.
- Bloquear la cerradura después del tercer intento incorrecto.
- Activar alarma luminosa/sonora durante bloqueo.
- No permitir nuevos intentos hasta RESET manual del administrador.
Main Features
- Memoria EEPROM/ROM paralela comercial para clave almacenada.
- Entrada BCD por interruptores DIP.
- Comparadores digitales de magnitud/igualdad.
- Contador binario para intentos fallidos.
- Flip-flop/latch de bloqueo.
- Temporización discreta para LED verde/apertura durante algunos segundos.
- LEDs verde/rojo y alarma.
- RESET manual de administrador.
System Architecture
Diagram
Hardware Subsystems
- Power: 5 V logic rail assumed for 74HC/74LS-compatible digital ICs.
- Memory: parallel EEPROM/ROM configured to output the fixed 8-bit key.
- Input: DIP switches with pull-down or pull-up resistors for stable logic levels.
- Compare: two 4-bit comparators cascaded to compare 8 bits.
- Attempt control: counter increments on incorrect TRY pulses while unlocked.
- Lockout: latch asserts LOCKED after counter reaches three failed attempts.
- Indicators: green LED for valid key/open, red LED for error, alarm LED/buzzer for lockout.
- Timing: monostable/timer logic for several-second green LED/open pulse.
Interfaces and Connections
- User input: 8 switch bits for two BCD digits. If the final demo requires only 4 physical switches, a digit-select or two-step latch must be added; current implementation assumes 8 switch lines because the required key is 8 bits.
- TRY pushbutton: validates the currently set code.
- RESET pushbutton: administrator reset for failed counter and lock latch.
- Outputs: OPEN, GREEN_LED, RED_LED, ALARM.
Power and Runtime Expectations
- Assumption: 5 V DC input from bench supply or regulated module.
- Low current digital prototype; estimated below 200 mA excluding external actuator/large buzzer.
- If a real solenoid is later added, it must use a driver transistor/MOSFET and separate current sizing.
Power Tree and Power Budget
Table
| Rail | Load | Estimated Current |
|---|---|---|
| +5V | Logic ICs, EEPROM, LEDs, buzzer indicator | <200 mA typical prototype budget |
Manufacturing and Assembly Expectations
- Academic prototype; through-hole DIP ICs preferred for beginner-friendly assembly and lab demonstration.
- Use DIP sockets for EEPROM and logic ICs.
- Include test points for +5V, GND, MATCH, WRONG, COUNT bits, LOCKED and OPEN.
Firmware-Relevant Hardware Requirements
No firmware. No MCU permitted.
Physical Design Expectations
- Board should keep switch inputs and buttons accessible at the edge.
- LEDs and alarm indicator should be visible on the front edge.
- EEPROM and logic blocks should be grouped by function.
Important Design Decisions
- Use EEPROM/ROM instead of RAM so the stored key is retained without firmware.
- Use cascaded 4-bit comparators for the 8-bit BCD key comparison.
- Use a binary counter plus combinational decode for 3 failed attempts.
- Use discrete timer/monostable for visible green LED/open duration.
Assumptions
- Logic family target: 5 V CMOS/TTL DIP parts.
- Key input implemented as 8 switch bits to represent 2 BCD digits simultaneously.
- A TRY pushbutton is used to clock validation attempts.
- OPEN output is logic-level only unless user later requests actuator driving hardware.
Change Notes
- Initial specification created from the user's requirements.
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