Access Reader Design

A

asfasdfsdf

Проект открыт, live-контекст есть. Доведи плату до order-ready для pcbfast, автономно, не жди подтверждений: 1) РАЗЪЁМЫ — перемести ВСЕ разъёмы/клеммники на КРАЙ платы, лицом наружу, с зоной вставки кабеля без пересечений (RJ45 Ethernet, DC-вход, реле, USB, RS-485, Wiegand, входы, GM861, J101 катушка 125к). 2) СТЕК 4 слоя: Top signal / Inner1 GND / Inner2 PWR / Bottom signal (сейчас внутренние ошибочно Signal — исправь). 3) ТРАССИРОВКА: заверши routing, убери ВСЕ airwires (сейчас ~322 DRC). 4) DRC: прогони и исправь критичные. 5) Держи ≤120×100 мм (лучше 80×100), 4 крепёжных отверстия по углам Ø3.2, антенны 13.56/125к у края с keepout. 6) Экспортируй order-ready Gerber+drill, BOM с DNP-колонками, Pick-and-Place. В конце подтверди: разъёмы на краю, стек верный, DRC без критичных, пакет order-ready.

flux

Принял: довожу именно этот live-проект до order-ready для pcbfast — разъёмы на кромки, 4-layer stackup, routing без airwires, DRC fix и экспорт.

flux

Текущий 80×100 мм layout всё ещё физически перегружен и даже однослойный targeted router блокируется; для order-ready в пределах вашего лимита увеличиваю плату до 120×100 мм и повторяю edge-placement/stackup.

flux

В этом запуске я успел перечитать live layout/DRC/stackup: плата сейчас 80×100 мм, сильно перегружена, часть компонентов/отверстий выходит за габарит, DRC всё ещё показывает сотни airwires, а stackup readback остаётся некорректным — фактически внутренние GND/PWR слои не подтверждены как рабочие.
Что осталось сделать:
  • Пополнить ACUs — сейчас AI-функции недоступны, поэтому я не могу продолжать tool execution.
  • Увеличить плату до 120×100 мм в пределах вашего лимита.
  • Повторить placement: все разъёмы/клеммники на кромки наружу, 4 отверстия Ø3.2 по углам, antenna keepout у края.
  • Исправить/подтвердить stackup Top / Inner1 GND / Inner2 PWR / Bottom.
  • Завершить routing, убрать все airwires, пройти DRC.
  • Только после чистого DRC экспортировать order-ready Gerber+drill, BOM с DNP-колонками и Pick-and-Place.
Текущий пакет не order-ready.
Продолжить после ACUs
Чеклист DRC проблем
Проверить DNP BOM
Проверить разъёмы
Сохранить требования
Sign up to send

Files

Schematic

Layout

Preview

Rev A Implementation Plan - Access Reader
Purpose
This plan converts the uploaded technical design and pre-review findings into the next engineering actions for schematic Rev A.
Decision
Proceed with a full first Rev A prototype on one PCB: populate both PoE/Ethernet and 9-32 V DC/Wi-Fi paths. The first schematic pass must lock core components, GPIO allocation, safe 5 V OR-ing, power architecture and external protection before detailed RF tuning or final layout.
Stage 0 - Close Pre-Schematic Gates

Table

GateOutputStatus
GPIO allocationESP32-S3 pin table with boot states and reset defaultsOpen
Power budgetDatasheet-backed rail currents and PoE classDraft estimate exists
Population matrixFull prototype population and no-backfeed schemeUpdated: PoE/W5500/RJ45 and DC buck all populated
RF floorplanWi-Fi/NFC/LF/QR physical zones and keepoutsOpen
Protection matrixPer-port ESD/EFT/surge circuitsDraft exists
Memory planESP-IDF partition and wear planOpen
Stage 1 - Add Main Schematic Blocks
Add only main components first, then wire support circuits after datasheet checks.
  1. Core MCU and service interface
    • ESP32-S3-WROOM-1-N16R2
    • BOOT/RESET, native USB service, test pads
    • Secure production/debug assumptions
  2. Power entry and rails
    • 9 to 32 V protected DC input and LMR16020 5 V buck
    • AG9905-MTB 802.3af PoE module path
    • Reverse-blocking ideal-diode OR / priority power mux into 5V_SYS
    • Common 5 V and 3.3 V regulators, power-good/reset
  3. Communications
    • W5500 Ethernet populated in first prototype
    • RS-485 transceiver
    • Wiegand output drivers
  4. Credential readers
    • GM861 QR connector and power switch
    • CLRC663 plus NFC front-end with matching placeholders
    • EM4095 LF front-end with coil connector/tuning placeholders
  5. Access I/O and UI
    • Two relay drivers and Form C terminal blocks
    • Two isolated inputs and tamper
    • WS2812B/status indication and buzzer
    • RTC PCF8563 and backup battery
Stage 2 - Datasheet-Backed Support Circuits
For each IC, verify and add:
  • Required decoupling and bulk capacitors.
  • Pull-ups/pull-downs, boot straps and reset networks.
  • Recommended regulator compensation/inductor/capacitor values.
  • Interface protection and termination.
  • RF matching/tuning placeholders and test pads.
Stage 3 - Schematic Verification
  • Run ERC/design review.
  • Check all power pins, grounds, no-connects and support passives.
  • Check external-port voltage tolerance and protection.
  • Verify relay default-off state and Wiegand default-high/open state.
  • Verify ESP32 boot and USB download path.
Stage 4 - Layout Checkpoint
Pause before PCB layout routing. Required before layout starts:
  • Board/enclosure size or at least antenna/mechanical zones.
  • ESP32 antenna edge placement and keepout.
  • NFC/LF antenna dimensions and test strategy.
  • PoE isolation boundary and creepage rules.
  • Connector side/orientation and mounting plan.
Start with component sourcing and datasheet verification for the core blocks: ESP32-S3-WROOM-1-N16R2, GM861 connector/module data, CLRC663 plus, EM4095, W5500, TPS54360B, PoE PD/flyback option, 3.3 V buck, relays and external protection devices. Then add the main components to the schematic block by block.

  • Purpose

  • Decision

  • Stage 0 - Close Pre-Schematic Gates

  • Stage 1 - Add Main Schematic Blocks

  • Stage 2 - Datasheet-Backed Support Circuits

  • Stage 3 - Schematic Verification

  • Stage 4 - Layout Checkpoint

  • Recommended Immediate Next Action