Access Reader Design

A

asfasdfsdf

Проект открыт, live-контекст есть. Доведи плату до order-ready для pcbfast, автономно, не жди подтверждений: 1) РАЗЪЁМЫ — перемести ВСЕ разъёмы/клеммники на КРАЙ платы, лицом наружу, с зоной вставки кабеля без пересечений (RJ45 Ethernet, DC-вход, реле, USB, RS-485, Wiegand, входы, GM861, J101 катушка 125к). 2) СТЕК 4 слоя: Top signal / Inner1 GND / Inner2 PWR / Bottom signal (сейчас внутренние ошибочно Signal — исправь). 3) ТРАССИРОВКА: заверши routing, убери ВСЕ airwires (сейчас ~322 DRC). 4) DRC: прогони и исправь критичные. 5) Держи ≤120×100 мм (лучше 80×100), 4 крепёжных отверстия по углам Ø3.2, антенны 13.56/125к у края с keepout. 6) Экспортируй order-ready Gerber+drill, BOM с DNP-колонками, Pick-and-Place. В конце подтверди: разъёмы на краю, стек верный, DRC без критичных, пакет order-ready.

flux

Принял: довожу именно этот live-проект до order-ready для pcbfast — разъёмы на кромки, 4-layer stackup, routing без airwires, DRC fix и экспорт.

flux

Текущий 80×100 мм layout всё ещё физически перегружен и даже однослойный targeted router блокируется; для order-ready в пределах вашего лимита увеличиваю плату до 120×100 мм и повторяю edge-placement/stackup.

flux

В этом запуске я успел перечитать live layout/DRC/stackup: плата сейчас 80×100 мм, сильно перегружена, часть компонентов/отверстий выходит за габарит, DRC всё ещё показывает сотни airwires, а stackup readback остаётся некорректным — фактически внутренние GND/PWR слои не подтверждены как рабочие.
Что осталось сделать:
  • Пополнить ACUs — сейчас AI-функции недоступны, поэтому я не могу продолжать tool execution.
  • Увеличить плату до 120×100 мм в пределах вашего лимита.
  • Повторить placement: все разъёмы/клеммники на кромки наружу, 4 отверстия Ø3.2 по углам, antenna keepout у края.
  • Исправить/подтвердить stackup Top / Inner1 GND / Inner2 PWR / Bottom.
  • Завершить routing, убрать все airwires, пройти DRC.
  • Только после чистого DRC экспортировать order-ready Gerber+drill, BOM с DNP-колонками и Pick-and-Place.
Текущий пакет не order-ready.
Продолжить после ACUs
Чеклист DRC проблем
Проверить DNP BOM
Проверить разъёмы
Сохранить требования
Sign up to send

Files

Schematic

Layout

3D View

Preliminary Power Budget - Access Reader
Status
Updated 2026-07-09 for full Rev A prototype: PoE, DC buck, W5500/RJ45 and Wi-Fi are all populated on one board. Live schematic/BOM inspection was unavailable in this run, so values remain pre-export engineering estimates pending datasheet verification.
Power Architecture
Diagram



  
    
  
  
    
  






























"9 to 32 V DC Input"
"Fuse/TVS/reverse protection/EMI"
"LMR16020 Buck\n5 V Output"
"RJ45 / 802.3af PoE"
"Ethernet/PoE ESD + surge strategy"
"AG9905-MTB PoE Module\n5 V Output"
"Reverse-blocking ideal diode / mux input\n5V_DC_PRE_OR"
"Reverse-blocking ideal diode / mux input\n5V_POE_PRE_OR"
"5V_SYS Common Rail"
"3.3 V Buck\n3V3_SYS"
"Relays / LF / LEDs / buzzer / QR power"
"ESP32-S3 Wi-Fi/BLE"
"CLRC663"
"W5500"
"RS-485 / RTC / logic"
Non-Negotiable Power Rule
  • 5V_POE_PRE_OR and 5V_DC_PRE_OR are independent regulated outputs and must never be shorted directly together.
  • Merge them only through reverse-blocking ideal-diode OR-ing or a priority power mux.
  • Output net is 5V_SYS; downstream loads must fit within either source alone unless firmware explicitly limits power.
  • If both sources are present, the selected mux priority or the higher 5 V source supplies the load; no current sharing is assumed.
Load Estimate by Rail

Table

RailLoadTypicalPeakPrototype population
3.3 VESP32-S3 Wi-Fi active120 mA500 mAPopulated
3.3 VCLRC663 field active100 mA250 mAPopulated
3.3 VGM861 QR scanner logic/control70 mA130 mAPopulated
3.3 VW5500 Ethernet120 mA180 mAPopulated
3.3 VRS-485, RTC, logic, pullups20 mA55 mAPopulated
5 VEM4095 LF channel50 mA100 mAPopulated
5 VTwo relay coils0 mA145 mAPopulated
5 VWS2812B/status LEDs + buzzer30 mA150 mAPopulated
Rail Sums

Table

Scenario3.3 V peakDirect 5 V peakReflected 3.3 V load into 5 V at 90 percent buck efficiencyEstimated total 5 V peak
Full prototype, Wi-Fi + Ethernet available1135 mA395 mA832 mA1227 mA
Conservative Rev A sizing target1500 mA500 mA1100 mA1600 mA
Input Power Estimate

Table

SourceAssumptionPeak input estimate
9 V DC input5 V at 1.6 A, 88 percent buck efficiencyabout 1.0 A
32 V DC input5 V at 1.6 A, 88 percent buck efficiencyabout 0.28 A
PoE 802.3af via AG9905-MTB5 V at 1.6 A plus module lossesabout 9 to 10 W at PD input
OR-ing / Power-Mux Design Checklist
  • Use a device/topology with guaranteed reverse-current blocking on both source paths.
  • Rate continuous current for at least the conservative 1.6 A 5V_SYS target, with thermal margin.
  • Place source-side capacitors before OR-ing and common bulk capacitance after OR-ing.
  • Add test points: 5V_POE_PRE_OR, 5V_DC_PRE_OR, 5V_SYS, 3V3_SYS, GND.
  • Decide and document behavior when both inputs are present: higher-source-wins or explicit priority.
  • Audit hidden backfeed paths through USB, Ethernet shield, GPIO protection diodes, Wiegand/RS-485, LEDs and external connectors.
Current Conclusion
  • Full prototype population is feasible with safe 5 V OR-ing; direct paralleling is not acceptable.
  • Size 5V_SYS for at least 1.5 A, preferably 1.6-2 A margin where thermals allow.
  • Keep the 3.3 V regulator in the 2 A class.
  • Treat PoE as IEEE 802.3af class 3 until measured; if measured peak exceeds margin, implement firmware power limiting of RF/QR/LED/relays.
Items Requiring Datasheet Verification
  1. AG9905-MTB output current, output capacitor limit, isolation/clearance and startup behavior.
  2. LMR16020 inductor, diode, feedback, compensation/soft-start and thermal limits over 9-32 V.
  3. OR-ing/power-mux reverse blocking, priority behavior, current limit and thermal dissipation.
  4. GM861 peak current with illumination and operating mode.
  5. Relay coil current at worst-case temperature.
  6. CLRC663 and EM4095 antenna-drive current at target tuning.
  7. W5500 current with selected MagJack and link conditions.

  • Status

  • Power Architecture

  • Non-Negotiable Power Rule

  • Load Estimate by Rail

  • Rail Sums

  • Input Power Estimate

  • OR-ing / Power-Mux Design Checklist

  • Current Conclusion

  • Items Requiring Datasheet Verification