PZT EMI 측정기 회로 수정

wellywen

wellywen

제안하셨던 절차입니다.
BOM/Review에서 확인한 결과 MPN 누락 56건은 Generic R/C/L에 집중되어 있으며, 정리 우선순위는 TPS5430 전원부 부품 → +3V3/VDDA 전원 품질 부품 → 측정 정확도 부품 → USB 관련 → 일반 decoupling/pull resistor 일괄 처리 순서가 맞습니다.
현재 56건 중 49건으로 줄어들었습니다. TPS5430 전원부 부품 작업이 완료된 것으로 보입니다.
그러면 그 다음 +3V3/VDDA 전원 품질 부품에 관련된 작업을 진행하면 되는 건가요?

flux

네, 맞습니다. TPS5430 전원부 MPN/정격/패키지 정리가 완료되었으므로 다음 우선순위는 +3V3/VDDA 전원 품질 부품 정리입니다.
진행 방식은 기존 부품을 제거/교체하기보다, 가능한 경우 기존 Generic R/C/L의 MPN·제조사·정격·패키지 속성을 제자리에서 수정하는 방식이 맞습니다. 이렇게 해야 기존 net 연결과 PCB 배치를 보존할 수 있습니다 .
다음 단계에서 볼 대상은 보통 다음 부품군입니다.
  1. +3V3 LDO 주변
    • U8 입력/출력 커패시터
    • +3V3 bulk/decoupling capacitor
    • MCU/DDS/ADC/USB PHY에 공급되는 +3V3 decoupling capacitor
  2. VDDA 아날로그 전원 필터
    • VDDA series resistor / ferrite bead / inductor
    • VDDA bulk capacitor
    • VDDA 100nF bypass capacitor
  3. 전원 품질 관련 passives
    • +3V3, VDDA, VREF 주변 100nF / 1µF / 4.7µF / 10µF 커패시터
    • 아날로그/디지털 전원 분리용 저항 또는 ferrite bead
우선순위는 VDDA/VREF처럼 측정 정확도에 직접 영향이 큰 아날로그 전원 필터 → U8 +3V3 LDO 안정성 부품 → MCU/ADC/DDS/USB decoupling 순서로 진행하는 것이 좋습니다. 다음 작업에서는 BOM/Review의 남은 MPN 누락 항목 중 이 전원 품질 부품들을 먼저 골라서, 각 부품의 값·전압 정격·패키지·MPN을 지정하면 됩니다.
VDDA/VREF 정리
C12 용도 확인
LDO 커패시터 검토
VDDA 부품 추천
누락 항목 분류

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Power Section Status — STM32H7 PZT EMI Impedance Meter
회로도의 목적
이 회로도는 PZT 센서/액추에이터의 임피던스 변화를 측정하기 위한 STM32H743VIT6 기반 EMI/임피던스 측정 회로입니다.
기본 의도는 다음과 같습니다.
  1. PZT 구동
    • AD9833 DDS가 기준 가진 신호를 생성합니다.
    • OPA564 전력 증폭기가 PZT를 구동합니다.
    • PZT 출력 커넥터는 J4입니다.
  2. 전압 강하 및 데이터 측정
    • PZT 구동 전압 및 리턴/전류 센싱 신호를 AD7380 ADC로 입력합니다.
    • ADC 데이터는 STM32H743VIT6가 SPI로 읽어 처리합니다.
    • 즉, PZT 임피던스 산출에 필요한 전압/전류 데이터 취득과 계산은 MCU 모듈이 수행하는 구조입니다.
  3. 통신/제어
    • USB3320 ULPI PHY와 USB-C 커넥터가 STM32와 USB 통신 경로를 형성합니다.
    • SWD 커넥터 J5가 펌웨어 다운로드/디버깅에 사용됩니다.
현재 확인된 주요 블록

Table

블록주요 부품현재 상태
MCU/제어U1 STM32H743VIT6존재, +3V3/VDDA/USB/SPI/SWD 관련 연결 다수 구성
DDS 가진 신호U2 AD9833존재, MCU와 SPI/클럭 연결 및 출력 → OPA 입력 경로 구성
PZT 드라이버U3 OPA564존재, +12V/-12V 레일과 PZT 출력 J4 연결 구성
ADC 측정U4 AD7380존재, VDDA/VLOGIC 및 SPI 연결, 전압/전류 센싱 입력 경로 구성
USBU5 USB3320 + J1 USB-C존재, USB D+/D-, ULPI, VBUS/VBAT 관련 연결 구성
전원부J2/J3, U6 TPS5430, U7 TPS60403, L1/L2, C21–C27/C34/C35일부 구성됨. 하지만 계획 대비 누락/오류가 남아 있음
전원부 공급 및 안정화 회로 — 현재 구성된 부분
1. +12V 입력 및 OPA564 양전원
현재 구성:
  • J2: TE 282837-2 2핀 커넥터
    • Role Details: +12V external supply input for system and OPA564 positive power
    • J2:1 → +12V
    • J2:2 → GND
  • +12V net 연결:
    • U3 OPA564의 V+ / V+PWR 계열 핀
    • U6 TPS5430 VIN, EN
    • C21, C22 bulk capacitor P1
  • C21, C22:
    • 10uF, 25V bulk capacitor
    • +12V ↔ GND 안정화 용도
판단:
  • +12V 입력 커넥터와 OPA564 양전원 공급은 존재합니다.
  • +12V rail bulk cap도 일부 존재합니다.
  • 그러나 쇼트키 직렬 역극성 보호 다이오드, 입력 퓨즈/TVS/서지 보호, 명확한 전원 입력 보호 체인은 확인되지 않았습니다.
2. -12V 입력 및 OPA564 음전원
현재 구성:
  • J3: TE 282837-2 2핀 커넥터
    • Role Details: -12V external supply input for OPA564 negative power
    • J3:1 → -12V
    • J3:2 → GND
  • -12V net 연결:
    • U3 OPA564 V- 및 V-PWR 계열 핀
    • J3:1
판단:
  • 외부 -12V 입력을 받아 OPA564 음전원으로 공급하는 계획은 반영되어 있습니다.
  • 하지만 -12V rail용 bulk/decoupling capacitor가 명확히 충분히 구성되었는지는 현재 net 기준으로 불완전합니다. C21/C22는 +12V, C23/C24/C25/C26/C27는 각각 다른 rail에 분산되어 있으나, -12V에 직접 걸린 bulk cap은 현재 확인되지 않았습니다.
  • -12V 입력에도 역극성/과전압/서지 보호가 확인되지 않았습니다.
3. +12V → +5V Buck: TPS5430
현재 구성:
  • U6 TPS5430DDA 존재
    • Role Details: TPS5430 generates 5V system rail from 12V input
  • U6 연결:
    • VIN → +12V
    • EN → +12V
    • VSENSE → +5V
    • GND/GNDPAD → GND
    • BOOT → BOOT
    • PH → net 이름이 GND로 표시된 별도/중복 GND net에 연결됨
  • L1 15uH 존재
    • Role Details: TPS5430 5V buck output inductor
    • L1:P2 → +5V
    • L1:P1 → 현재 GND로 표시된 U6 PH 쪽 net
  • C34 1uF 존재
    • BOOT ↔ PH 쪽 bootstrap capacitor로 보이는 구성
  • C23/C24 10uF
    • +5V ↔ GND bulk capacitor로 구성됨
판단:
  • TPS5430과 buck 인덕터/부트스트랩/출력 bulk cap은 배치되어 있습니다.
  • 하지만 매우 중요한 문제가 있습니다: U6 PH와 L1:P1이 연결된 switching node가 net 이름 GND로 표시됩니다. 실제 GND와 분리된 net일 수도 있지만, 이름/표기상으로는 잘못되어 있어 ERC/회로 해석상 혼동 또는 실제 단락 위험을 유발할 수 있습니다.
  • TPS5430의 5V 출력 피드백은 단순히 VSENSE가 +5V에 연결되어 있습니다. TPS5430 adjustable 버전이라면 저항 분압이 필요할 수 있으므로, 이 부분은 데이터시트 기준 재검증이 필요합니다.
  • catch/freewheel diode, 입력 capacitor, 출력 capacitor ESR/정격 등 TPS5430 권장 애플리케이션 부품이 완전한지는 아직 불충분합니다.
4. +5V rail
현재 구성:
  • +5V net 연결:
    • L1:P2
    • U6:VSENSE
    • C23/C24 P1
    • U7:IN
    • U5 USB3320 VBAT/VBUS
    • J1 USB-C VBUS pins
  • 즉, +5V는 TPS5430 출력이자 USB 관련 VBUS/VBAT, TPS60403 입력으로 사용됩니다.
판단:
  • +5V rail 자체는 존재합니다.
  • 다만 USB-C VBUS와 내부 buck 5V가 같은 +5V net에 묶인 상태로 보입니다. 이 경우 외부 USB VBUS와 보드 내부 5V가 서로 역급전될 수 있으므로 전원 ORing/보호/전류 제한 설계가 필요합니다.
  • 기존 계획이 “USB-C는 주 전원보다 통신용”이었다면, USB VBUS와 시스템 +5V는 직접 병렬 연결하지 않고 보호/분리하는 것이 맞습니다.
5. +3V3 rail
현재 구성:
  • +3V3 net은 존재하고 매우 많은 부하에 연결됨:
    • U1 STM32 VDD 핀들
    • U2 AD9833 VDD
    • U3 OPA564 VDIG 및 E/~S
    • U4 AD7380 VLOGIC
    • U5 USB3320 VDDIO/VDD33
    • J5 SWD header 1/3
    • 여러 100nF decoupling cap 및 C26 bulk cap
    • L2:P1
판단:
  • +3V3 rail과 decoupling/bulk capacitor들은 존재합니다.
  • 그러나 +5V → +3V3 regulator 부품이 현재 확인되지 않습니다. 즉, +3V3 net은 잘 분배되어 있지만, 이 rail을 실제로 생성하는 LDO/buck가 누락된 상태로 보입니다.
  • 따라서 현재 전원부 계획 중 +5V → +3.3V 변환 단계는 미완성입니다.
6. VDDA analog rail
현재 구성:
  • L2 ferrite bead 존재
    • L2:P1 → +3V3
    • L2:P2 → VDDA
    • Role Details: Ferrite bead isolating VDDA from 3V3
  • VDDA net 연결:
    • U1 VDDA, VREF+
    • U4 AD7380 VCC, REFIO
    • C9/C10/C27 등 decoupling/bulk capacitor
판단:
  • +3V3 → ferrite bead/filter → VDDA 계획은 반영되어 있습니다.
  • 아날로그 전원 안정화용 capacitor도 일부 구성되어 있습니다.
  • 다만 실제 ADC 기준전압/REFIO 구성은 데이터시트 기준으로 최종 확인이 필요합니다.
7. TPS60403 local negative bias
현재 구성:
  • U7 TPS60403DBVRG4 존재
    • Role Details: TPS60403 inverts local analog bias rail; external -12V input is used for OPA564 power
  • U7 연결:
    • IN → +5V
    • OUT → VNEG_BIAS
    • GND → GND
    • CFLY+ / CFLY– → C35 flying capacitor 관련 net
  • C25:
    • VNEG_BIAS ↔ GND output capacitor로 보임
  • C35:
    • charge pump flying capacitor로 보임
판단:
  • TPS60403은 OPA564 주 -12V 전원이 아니라 저전류 local negative bias로 쓰는 계획이 반영되어 있습니다.
  • 다만 VNEG_BIAS net이 현재 C25 외에 유효한 부하에 연결되어 있는지는 확인되지 않습니다. 실제 어디에 사용할지 미정/미연결일 가능성이 있습니다.
현재 ERC/검증 결과에서 보이는 전원 관련 이슈
자동 리뷰 결과 기준:
  • ERROR: U1:VBAT power input not connected
  • WARNING: U1:VBAT floating pin
  • 기타 floating:
    • R10 양단
    • R11 양단
    • R12 양단
    • U1 PB5
    • J5 6/7/8
전원부 관점에서 중요한 것은 U1 VBAT 미연결입니다. STM32 백업 전원 핀을 사용하지 않더라도 보통 VDD/3V3 또는 정의된 백업 공급에 연결하거나 데이터시트 권장에 따라 처리해야 합니다.
계획 대비 구성 완료/미완료 요약

Table

계획 항목현재 상태판단
외부 +12V 입력J2 존재, +12V net 구성부분 완료
외부 -12V 입력J3 존재, -12V net 구성부분 완료
+12V → +5V TPS5430 buckU6/L1/C23/C24/C34 존재부분 완료, PH/switch node net명 및 피드백/다이오드/권장부품 검증 필요
+5V → +3V3 regulator+3V3 rail은 있음생성 regulator 누락
+3V3 → VDDA ferrite/filterL2 + C9/C10/C27 구성대체로 완료
OPA564 ±12V 전원+12V/-12V 모두 U3에 연결부분 완료, -12V decoupling/보호 부족
TPS60403 local negative biasU7/C25/C35 구성부분 완료, 실제 부하 연결 미확인
USB-C는 통신 위주USB PHY/USB-C 구성 있음+5V와 USB VBUS 직접 결합 여부 재검토 필요
역극성 보호: 쇼트키 직렬확인되지 않음누락
입력 보호: 퓨즈/TVS/필터확인되지 않음누락
MCU VBAT 처리미연결 ERC error누락/수정 필요
결론
전원부는 “블록 이름과 주요 IC는 배치된 상태”이지만, 완성된 전원 공급 및 안정화 회로라고 보기는 어렵습니다. 특히 다음 네 가지가 우선 수정 대상입니다.
  1. +5V → +3V3 regulator 추가
    • 현재 +3V3 rail은 있지만 생성원이 없습니다.
  2. TPS5430 buck 회로 검증/수정
    • PH/L1 switching node가 GND로 표시되는 문제 정리
    • 피드백 분압/캐치 다이오드/입출력 capacitor/EN 처리 데이터시트 기준 확인
  3. 입력 보호 추가
    • J2 +12V 및 J3 -12V 입력에 쇼트키 직렬 역극성 보호
    • 필요 시 fuse/PTC, TVS, 입력 bulk/decoupling 추가
  4. STM32 U1 VBAT 처리
    • 현재 ERC error이므로 +3V3 또는 별도 백업 전원 정책에 맞게 연결 필요
권장 다음 수정 계획
  1. J2/J3 입력 직후에 쇼트키 직렬 다이오드 방식 역극성 보호를 추가한다.
  2. +12V와 -12V 각 rail에 입력 bulk capacitor와 TVS/퓨즈 계열 보호소자를 추가한다.
  3. TPS5430 5V buck을 데이터시트 권장 회로 형태로 재검토하고 PH node명을 SW/PH 등으로 정리한다.
  4. +5V에서 +3V3을 만드는 regulator를 추가하고 +3V3 rail의 실제 공급원을 만든다.
  5. L2 ferrite를 통해 VDDA를 유지하되, VDDA decoupling을 ADC/MCU 근처 기준으로 재검토한다.
  6. U1 VBAT을 +3V3 또는 정의된 백업 전원에 연결해 ERC error를 제거한다.
  7. 수정 후 ERC 리뷰를 다시 확인한다.

  • 회로도의 목적

  • 현재 확인된 주요 블록

  • 전원부 공급 및 안정화 회로 — 현재 구성된 부분

  • 1. +12V 입력 및 OPA564 양전원

  • 2. -12V 입력 및 OPA564 음전원

  • 3. +12V → +5V Buck: TPS5430

  • 4. +5V rail

  • 5. +3V3 rail

  • 6. VDDA analog rail

  • 7. TPS60403 local negative bias

  • 현재 ERC/검증 결과에서 보이는 전원 관련 이슈

  • 계획 대비 구성 완료/미완료 요약

  • 결론

  • 권장 다음 수정 계획

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STM32H743VIT6 기반 PZT EMI 임피던스 측정 회로

Properties

Properties describe core aspects of the project.

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