PZT EMI 측정기 회로 수정

제안하셨던 절차입니다.

BOM/Review에서 확인한 결과 MPN 누락 56건은 Generic R/C/L에 집중되어 있으며, 정리 우선순위는 TPS5430 전원부 부품 → +3V3/VDDA 전원 품질 부품 → 측정 정확도 부품 → USB 관련 → 일반 decoupling/pull resistor 일괄 처리 순서가 맞습니다.

현재 56건 중 49건으로 줄어들었습니다.
TPS5430 전원부 부품 작업이 완료된 것으로 보입니다.

그러면 그 다음 +3V3/VDDA 전원 품질 부품에 관련된 작업을 진행하면 되는 건가요?

Thought for 9 sec

flux

네, 맞습니다. TPS5430 전원부 MPN/정격/패키지 정리가 완료되었으므로 다음 우선순위는 +3V3/VDDA 전원 품질 부품 정리입니다.

진행 방식은 기존 부품을 제거/교체하기보다, 가능한 경우 기존 Generic R/C/L의 MPN·제조사·정격·패키지 속성을 제자리에서 수정하는 방식이 맞습니다. 이렇게 해야 기존 net 연결과 PCB 배치를 보존할 수 있습니다 .

다음 단계에서 볼 대상은 보통 다음 부품군입니다.

+3V3 LDO 주변
- U8 입력/출력 커패시터
- +3V3 bulk/decoupling capacitor
- MCU/DDS/ADC/USB PHY에 공급되는 +3V3 decoupling capacitor
VDDA 아날로그 전원 필터
- VDDA series resistor / ferrite bead / inductor
- VDDA bulk capacitor
- VDDA 100nF bypass capacitor
전원 품질 관련 passives
- +3V3, VDDA, VREF 주변 100nF / 1µF / 4.7µF / 10µF 커패시터
- 아날로그/디지털 전원 분리용 저항 또는 ferrite bead

우선순위는 VDDA/VREF처럼 측정 정확도에 직접 영향이 큰 아날로그 전원 필터 → U8 +3V3 LDO 안정성 부품 → MCU/ADC/DDS/USB decoupling 순서로 진행하는 것이 좋습니다. 다음 작업에서는 BOM/Review의 남은 MPN 누락 항목 중 이 전원 품질 부품들을 먼저 골라서, 각 부품의 값·전압 정격·패키지·MPN을 지정하면 됩니다.

VDDA/VREF 정리

C12 용도 확인

LDO 커패시터 검토

VDDA 부품 추천

누락 항목 분류

Files

Schematic

Layout

3D View

PCB 라우팅 우선순위별 규칙

목적

현재 PCB의 Airwire를 줄이기 위해 라우팅 순서와 각 단계별 배선 규칙을 고정한다. 원칙은 선행 DRC 정리 → 전원/기준전압 → 고속 USB → ADC/DDS/SPI/클럭 → PZT 구동부 → 저속 GPIO/보조 신호 → 재검증 순서이다.

0단계 — 라우팅 전 선행 DRC 정리

대상

Missing footprint
Invalid layer
Overlapping copper / overlapping fills
Clearance violation
Dangling trace
Floating copper

규칙

Airwire 라우팅 전에 먼저 제조 불가능하거나 라우팅을 방해하는 DRC를 확인한다.
특히 dangling trace는 이전 배치/배선 흔적이므로 auto routing 전에 정리한다.
Layer with Multiple Fills / overlapping fills가 있으면 같은 레이어의 중복 fill 또는 겹침 여부를 먼저 확인한다.
선행 DRC를 정리한 뒤 Airwire 라우팅을 시작한다.

완료 기준

Missing footprint 없음
Invalid layer 없음
Dangling trace 없음
Overlapping copper/fill 원인 확인 또는 의도된 fill로 판단 완료

1단계 — 전원 / GND / 기준전압 net

우선 대상 net

+12V, +12V_RAW, +12V_FUSED
+5V
+3V3
VDDA
VDD, VDD33, USB_1V8 / VDD18
VBAT
VCAP, VREF, REFIO, 기타 ADC/DAC 기준전압
GND, AGND, PGND 계열

배선 규칙

전원 입력 및 고전류 경로는 가능한 짧고 굵게 라우팅한다.
+12V_RAW → F1 → +12V_FUSED → D1 → +12V 경로는 보호부 경로가 명확히 보이도록 유지한다.
D2 TVS, C39 bulk, C40 bypass는 D1 이후 보호된 +12V–GND 사이의 짧은 루프로 연결한다.
MCU/ADC/DDS/USB PHY의 decoupling capacitor는 해당 IC 전원핀과 GND 사이의 루프를 최소화한다.
아날로그 전원(VDDA, 기준전압)은 디지털 스위칭 전원/USB/OPA564 출력 경로와 물리적으로 분리한다.
GND 리턴 경로가 신호선 바로 아래 또는 근처에 있도록 유지한다.

권장 폭

고전류/입력 전원: 보드 제조 가능 범위 내에서 넓게, 최소 0.5 mm 이상 권장
일반 전원 rail: 최소 0.3–0.4 mm 권장
IC decoupling short stub: 짧고 직접 연결, via 최소화

완료 기준

전원 rail 관련 airwire가 우선 제거됨
전원 IC와 decoupling capacitor 사이의 루프가 짧음
GND 리턴 경로가 끊기지 않음

2단계 — USB / ULPI 고속·민감 신호

우선 대상 net

USB D+, D-
ULPI DATA0–DATA7
STP, NXT, DIR
USB PHY clock / reference clock
USB_1V8 / VDD18

배선 규칙

USB D+/D-는 differential pair로 취급하고 가능한 같은 레이어에서 나란히, 짧고 대칭적으로 라우팅한다.
D+/D-는 불필요한 via를 줄이고 길이 차이를 최소화한다.
ULPI bus는 MCU와 USB PHY 사이를 짧고 직접적으로 라우팅한다.
USB clock/ref clock은 전원부, OPA564 출력부, PZT 고전압/고전류 경로에서 멀리 둔다.
USB 신호 아래에는 연속적인 GND reference가 있어야 한다.

권장 규칙

USB 2.0 HS D+/D-: 90Ω differential 목표로 별도 impedance 검토 필요
D+/D- 길이 차이: 가능하면 2 mm 이내
via 수: 양쪽 pair가 동일하게 유지되도록 관리

완료 기준

USB connector–PHY–MCU 관련 airwire 감소
D+/D-가 pair로 정리됨
USB_1V8 decoupling과 GND return이 가까움

3단계 — ADC / DDS / SPI / 클럭 신호

우선 대상 net

SPI SCLK, MOSI/SDI, MISO/SDO, CS/FSYNC
DDS MCLK, FSYNC, SDATA, SCLK
ADC SCK, SDO, SDI, CS, CNV, BUSY 등
ADC 입력 AIN+, AIN-, sensing path
ADC reference / analog input filter 주변 net

배선 규칙

SPI clock은 가능한 짧고 GND reference가 연속되도록 라우팅한다.
ADC 입력과 reference net은 디지털 clock/SPI와 간격을 두고 라우팅한다.
ADC 입력 pair 또는 sensing pair는 서로 가깝고 대칭적으로 배치한다.
DDS 출력 및 ADC 입력은 OPA564 고전류 출력 경로와 분리한다.
Clock net은 다른 민감 아날로그 입력 아래/위로 지나가지 않도록 한다.

권장 폭

일반 디지털 신호: 0.15–0.25 mm
민감 아날로그 입력: 짧고 직접 라우팅, 필요 시 GND guard 고려
기준전압/ADC reference: 일반 signal보다 넓고 짧게

완료 기준

ADC/DDS/SPI 관련 airwire 제거
clock과 analog input 사이 간섭 가능성 최소화
ADC reference와 decoupling 루프가 짧음

4단계 — PZT 구동부 / OPA564 고전류·아날로그 경로

우선 대상 net

OPA564 supply: V+PWR, V-PWR, +12V, -12V 관련
OPA564 output / PZT drive output
PZT connector 양단
Current sense / voltage sense 경로
ISET, TFLAG, E/~S, op amp input 관련 net

배선 규칙

OPA564 출력 및 PZT 구동 경로는 넓고 짧게 라우팅한다.
PZT 구동 출력은 ADC 입력, 기준전압, USB, MCU clock과 멀리 둔다.
전류 센싱/전압 센싱 경로는 Kelvin sense에 가깝게 분리해서 라우팅한다.
OPA564 전원 decoupling은 전원핀과 GND 사이를 매우 짧게 연결한다.
출력 경로와 sense 경로가 병렬로 길게 붙지 않도록 한다.

권장 폭

OPA564 전원/출력: 가능한 넓게, 최소 0.5 mm 이상 권장
Sense line: 전류가 거의 흐르지 않도록 별도 얇은 신호선으로 직접 라우팅
민감 아날로그 입력: switching/digital 경로와 분리

완료 기준

PZT 구동부 관련 airwire 제거
고전류 출력 경로와 측정 경로 분리
sense path가 깨끗하게 ADC/측정부로 연결됨

5단계 — 나머지 저속 GPIO / 보조 신호

대상 net

MCU GPIO
Enable / reset / status / fault
CC1 / CC2 등 저속 USB-C control
기타 P1, P2, 숫자만 표시되는 단순 pad net

배선 규칙

전원/고속/아날로그/구동부 라우팅을 방해하지 않는 방향으로 마지막에 처리한다.
저속 GPIO는 via 사용을 허용하되, 전원 plane과 GND reference를 불필요하게 쪼개지 않도록 한다.
Reset/boot 관련 신호는 짧고 noise source에서 멀리 둔다.
CC1/CC2는 USB-C connector 근처 pull-down/보호부와 짧게 연결한다.

완료 기준

잔여 airwire 최소화
저속 신호가 민감 아날로그 및 USB differential pair를 침범하지 않음

6단계 — 라우팅 후 재검증

규칙

각 라우팅 묶음 이후 DRC를 다시 확인한다.
한 번에 전체를 완료했다고 판단하지 않고, category별로 fix → review를 반복한다.
Airwire가 줄었더라도 새로 생긴 clearance, overlap, dangling trace를 확인한다.
최종적으로 ERC와 DRC를 구분해서 보고한다.

최종 완료 기준

ERC: 회로도 논리 오류 없음
DRC: airwire 0건 또는 의도적으로 남긴 net 명시
제조 전: missing footprint, invalid layer, overlapping copper/fill, clearance, dangling trace 없음

적용 우선순위 요약

선행 DRC 정리
전원/GND/기준전압
USB/ULPI 고속 신호
ADC/DDS/SPI/클럭
PZT 구동부/OPA564 고전류·아날로그 경로
저속 GPIO/보조 신호
ERC/DRC 재검증

목적
0단계 — 라우팅 전 선행 DRC 정리
대상
규칙
완료 기준
1단계 — 전원 / GND / 기준전압 net
우선 대상 net
배선 규칙
권장 폭
완료 기준
2단계 — USB / ULPI 고속·민감 신호
우선 대상 net
배선 규칙
권장 규칙
완료 기준
3단계 — ADC / DDS / SPI / 클럭 신호
우선 대상 net
배선 규칙
권장 폭
완료 기준
4단계 — PZT 구동부 / OPA564 고전류·아날로그 경로
우선 대상 net
배선 규칙
권장 폭
완료 기준
5단계 — 나머지 저속 GPIO / 보조 신호
대상 net
배선 규칙
완료 기준
6단계 — 라우팅 후 재검증
규칙
최종 완료 기준
적용 우선순위 요약