GitLab Hardware Projects

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Files

Schematic

Layout

3D View

Buck Charger Capture Review

Escopo concluído

Capturado somente o estágio buck do BQ24610 (U2), sem mudanças em Q3/Q4, gauge, térmica, ESP/OLED ou layout.
Q1/Q2 foram substituídos pelo MPN exato CSD18543Q3A, usando componente próprio com 9 pads físicos: 1–3 source, 4 gate, 5–8 drain e pad exposto 9 ligado ao drain.
Potência: VBUS_CHARGER → R22 (RAC 20 mΩ) → CHG_INPUT_POWER → Q1/Q2 → CHG_SW → L1 → CHG_SRP_POWER → R21 (RSR 15 mΩ) → PACK_PROTECTED.
COUT ficou depois de RSR e somente em PACK_PROTECTED; há somente três posições implementadas e populadas, C16–C18. A posição C19 não funcional foi removida.
CE permanece somente em CHARGER_CE_FAILOFF com R18 para GND. TS permanece flutuante/intencionalmente pendente.

Evidência de pinagem e fórmulas

O BQ24610 usa ACP pino 2, ACN pino 1, CE pino 4, TS pino 6, TTC pino 7, VREF pino 10, ISET1 pino 11, VFB pino 12, SRN pino 13, SRP pino 14, ISET2 pino 15, ACSET pino 16, GND pino 17, REGN pino 18, LODRV pino 19, PH pino 20, HIDRV pino 21, BTST pino 22 e VCC pino 24.

A regulação de tensão segue VBAT = 2,1 V × (1 + RTOP/RBOT), com resistor superior entre bateria e VFB e inferior entre VFB e GND. O ajuste de carga usa ICHARGE = VISET1/(20×RSR), e o limite de entrada usa IDPM = VACSET/(20×RAC).

Ajustes capturados

VFB: R19 30 kΩ / R20 10 kΩ → 8,4 V nominal, medindo PACK_PROTECTED.
ISET1: R28 10 kΩ / R29 12 kΩ → 6,0 A nominal com RSR 15 mΩ.
ISET2: R30 21 kΩ / R31 1 kΩ → 100 mA nominal de pré-carga/terminação; precisão baixa nesse nível continua pendente.
ACSET: R32 13,6 kΩ / R33 10 kΩ → 3,496 A nominal com RAC 20 mΩ.
TTC: C28 22 nF C0G → aproximadamente 123,2 min nominais; não altera o pré-timer fixo.

MPNs capturados

U2: BQ24610RGET.
Q1/Q2: CSD18543Q3A.
L1: XAL8080-472MED.
R21: WSL2512R0150DEA18, 15 mΩ, 0,5%, 2 W.
R22: WSL2512R0200DEA18, 20 mΩ, 0,5%, 2 W.
C12–C18: C3225X7R1H106K250AC, 10 µF, 50 V, X7R, 1210; C12–C15 formam CIN e C16–C18 formam o banco COUT de três peças.
C20–C24: C1608X7R1H104K080AA, 100 nF, 50 V, X7R, 0603.
C25–C27: C2012X7R1H105K125AB, 1 µF, 50 V, X7R, 0805.
D1: BAT46W-7-F.
C28: C2012C0G1H223J125AA, 22 nF, 50 V, C0G, 0805.
R23/R24 2,2 Ω e R25/R26 100 kΩ permanecem genéricos; seus MPNs de BOM ainda não foram congelados.

ERC delimitado

O ERC delimitado ao escopo U2 retorna 6 erros de pino flutuante: STAT1, STAT2, ~PG, ~ACDRV, ~BATDRV e TS. Este número não é o ERC global do projeto. Todos permanecem deliberadamente fora desta rodada; TS não foi forçado para uma temperatura válida. Não há erro delimitado reportado para VCC, REGN, BTST, PH, HIDRV, LODRV, ACP/ACN, SRP/SRN, VFB, ISET1, ISET2, ACSET, TTC ou CE.

Checkpoint do footprint CSD18543Q3A

A fonte da peça publicou a versão 0913e37b-0bc3-4c32-a114-551676aebb70; Q1 e Q2 foram recriados exclusivamente nessa versão e a netlist foi restaurada pad a pad.
Antes, as instâncias usavam bec8e594-82a6-4eb3-9665-6d187cf47e6c, com pads 1–4/8–5 em geometria 0,40 × 0,80 mm e EP 2,60 × 2,00 mm, além da orientação auditada como espelhada.
Depois, as duas instâncias reais apresentam Top View: pads 1–4 à esquerda em X = −1,55 mm e Y = +0,975/+0,325/−0,325/−0,975 mm, tamanho 0,60 × 0,30 mm; pads 8–5 à direita em X = +1,5325 mm com os mesmos Y, tamanho 0,635 × 0,30 mm; EP9 em X = +0,3275 mm, Y = 0, tamanho 1,775 × 2,45 mm.
Nets verificadas: Q1 pads 1–3 → CHG_SW, pads 5–8/EP9 → CHG_INPUT_POWER, gate → Q1_GATE; Q2 pads 1–3 → GND, pads 5–8/EP9 → CHG_SW, gate → Q2_GATE.
ERC após a atualização: nenhuma ocorrência aberta relacionada a Q1 ou Q2 nos checks de floating pin, pin-to-pin, shorted components, power pin, single-pin net ou undriven net. Os seis itens U2 acima permanecem pendentes e não foram alterados.
Não liberar footprint/stencil para fabricação: a pasta subdividida recomendada pela TI na página 10 não está representada. Raios, união/extensão de cobre dos drenos e aberturas específicas de máscara/pasta ainda exigem auditoria. Nenhuma via genérica foi adicionada; a estratégia de vias depende do processo PCB aprovado.

Pendências bloqueantes antes de liberar/layout

Não liberar o projeto: demonstrar COUT efetivo ≥20 µF com as três peças C16–C18 e fechar estabilidade/LC em corners. Não há quarta posição de ajuste implementada.
Caracterizar ringing, bootstrap, perdas e térmica a 6 A; confirmar gate resistors por ensaio.
Validar precisão/aceitação da terminação de 100 mA.
Capturar posteriormente TS e interfaces STAT/PG/ACDRV/BATDRV sem alterar o fail-off de CE.
O Datasheet URL da instância L1 foi corrigido para a fonte oficial Coilcraft correspondente ao XAL8080-472MED, sem alterar MPN ou footprint. A entrada-base da biblioteca ainda deve ser auditada antes de fabricação.
Os shunts e alguns capacitores foram capturados como passivos parametrizados com MPN exato porque não havia entrada exata confiável na biblioteca.
USB_RAW_VBUS ainda herda 90 Ω/15% de J1 na API; limpar antes do layout, fora desta rodada.
Q1/Q2 conservaram suas posições existentes ao serem recriados; não houve nova decisão de placement, roteamento ou habilitação do circuito.
O gauge permanece fora deste escopo; U3 VSS/EP continuam em GND e exigem captura/revisão posterior, sem alteração nesta rodada.

Escopo concluído
Evidência de pinagem e fórmulas
Ajustes capturados
MPNs capturados
ERC delimitado
Checkpoint do footprint CSD18543Q3A
Pendências bloqueantes antes de liberar/layout