Phase 1 Board Design Specifications

Thought for 15 mins 35 sec

flux

Gestoppt wegen fehlender ACUs.

Erledigt:

Ich habe die verbliebenen Smart-/Stitching-Vias identifiziert; ein pauschales Löschen per Designator wurde vom Tool nicht angenommen.
Danach habe ich wie gewünscht sofort den Autorouter gestartet.
Der Autorouter-Job wurde angelegt, aber pausiert: auto-layout-7d947991-29b9-4485-907a-45d238c93c13.

Offen:

Autorouter konnte wegen fehlender ACUs nicht fertig laufen.
Zusätzlich meldet die Preflight-Prüfung: Board fully placed / Move components to be placed outside the boundary — praktisch heißt das: ein oder mehrere Bauteile liegen zu nah an der Boardkante bzw. minimal außerhalb/auf der Grenze.
Nächster Schritt: kurz Boardfläche vergrößern oder Randkomponenten leicht nach innen schieben, dann den pausierten Autorouter erneut starten.

mannomann

Erstelle mir ein Dokument mit allen Komponenten drauf und was da was macht/welchen Sinn was hat.

Damit ein Mensch das prüfen kann. Fokussier darauf deine Aktionen, weil du hast nur 1.5 ACUs um das zu tun. Also schreib direkt das Dokument.

Worked for 2 mins 4 sec

flux

Erledigt: Ich habe direkt ein menschlich prüfbares Komponenten-/Funktionsreview-Dokument erstellt: Komponenten- und Funktionsreview.

Es erklärt die Funktionsblöcke, relevanten Designatoren, Netze, den Sinn der Bauteile und die wichtigsten Review-Punkte vor Fertigung/Layout-Abschluss.

Review, fix, export

Dokument gegen BOM prüfen

Kritische Schwachstellen beheben

ERC/DRC durchführen

BOM exportieren

Files

Schematic

Layout

3D View

Toob-Boot HIL Phase 1 — Komponenten- und Funktionsreview

Zweck dieses Dokuments: Ein menschlicher Reviewer soll schnell nachvollziehen können, welche Komponenten im Phase‑1‑Design vorhanden sind, welchem Funktionsblock sie dienen und worauf beim Prüfen zu achten ist.

Stand: aus aktueller Projektstruktur erzeugt. Das Design umfasst SCC‑Funktionalität, BKP‑Backplane‑Funktionalität und die eingefrorenen Phase‑1‑Schnittstellen J‑DUT/J‑BP. Phase‑2‑Boards selbst sind nicht Bestandteil dieses Designs.

1. Gesamtarchitektur

Das Phase‑1‑Boardset besteht logisch aus:

SCC / Site Carrier Card: pro DUT eine Karte mit 5‑V‑Eingang, Housekeeping‑3V3, einstellbarer Victim‑Rail, Shunt‑Messung, Load‑Switch, aktiver Senke, RP2040‑Pico‑Steuerung und J‑DUT‑Interface.
BKP / Backplane: passive Strom-/GND-/SYNC-/SAFE-/Slot‑ID‑Verteilung für 8 SCC‑Slots.
ADP-/DUT‑Schnittstelle: über J_DUT_FINAL eingefroren; die eigentlichen Adapter/Dev‑Board‑Harnesses werden separat ausgeführt.

Wichtige Systemnetze:

Table

Netz	Bedeutung
`BKP_5V_BUS` / `BKP_5V_RAW`	5‑V‑Versorgung von Bench‑PSU über Backplane zu SCC‑Slots
`5V_REV_PROT` / `5V_PROT`	SCC‑seitige 5‑V‑Schiene nach Verpolschutz/Sicherung
`3V3_HK`	Housekeeping‑3,3‑V für Pico, DAC, INA, EEPROM, Komparator/Sense‑Logik
`VICTIM_REG_OUT`	Ausgang Victim‑Buck vor Shunt/Load‑Switch
`VSHUNT_LOAD_IN` / `SHUNT_KELVIN_MINUS`	Shunt‑Messknoten für Strommessung
`NODEA`	geschaltete DUT‑Victim‑Rail nach Load‑Switch; zentraler Injektions-/Sag‑Knoten
`I2C_SDA` / `I2C_SCL`	Pico‑I²C für DAC, INA226 und EEPROM
`SYNC`, `SAFE`	SCC‑lokale Steuerleitungen vom J‑BP/Pico
`BKP_SYNC`, `BKP_SAFE`	Backplane‑Busleitungen zu allen Slots
`SLOT_ID0..2`	SCC‑gelesene Slot‑ID

2. Stromversorgung und Eingangsschutz

Table

Designator	Bauteil	Zweck / Sinn	Review-Hinweis
`J_PSU_IN`	Phoenix_MKDSN2_5_3-5.08	5‑V‑Bench‑PSU‑Eingang der Backplane	Stromtragfähigkeit für Summe aller Slots prüfen; Polarität/Pinout mechanisch verifizieren
`D_REV`	B340B-13-F Schottky	Verpolschutz/Reverse‑Protection in der SCC‑5‑V‑Zuleitung	Spannungsabfall und Verlustleistung bei Kartenstrom prüfen
`F_IN_FINAL`	NANOSMDC200F-2	per‑Card PTC/Sicherung, ca. 2 A Klasse	Hold-/Trip‑Strom gegen erwartete DUT‑Spitzen validieren
`C_5V_BULK`	47 µF	lokale Bulk‑Kapazität hinter Eingangsschutz	nahe am 5‑V‑Eingang platzieren
`C_3V3_BULK`	10 µF	Bulk‑Kapazität auf Housekeeping‑3V3	nahe 3V3‑Verteilung platzieren

Bewertung: Der Eingang folgt der Spezifikation „5 V vom BKP, per‑Card abgesichert, USB daten-only“. Die Schottky‑Lösung ist robust, aber thermisch/effizienzseitig schlechter als ideal‑diode‑MOSFET; für Phase‑1‑HIL aber plausibel.

3. Housekeeping‑3,3‑V

Table

Designator	Bauteil	Zweck / Sinn	Review-Hinweis
`U_HK_LDO`	TPS7A2033PDBVR	saubere 3,3‑V‑Housekeeping‑Rail für Logik/Analog/Pico‑VSYS‑Versorgung	Verlustleistung aus 5 V prüfen; ausreichend Kupferfläche vorsehen
`C_HK_IN`	1 µF	LDO‑Eingangskondensator	direkt am LDO‑Eingang
`C_HK_OUT`	2,2 µF	LDO‑Ausgangskondensator/Stabilität	Wert/ESR gemäß Datenblatt prüfen
`R_I2C_SDA`, `R_I2C_SCL`	4,7 kΩ	Pullups für I²C auf 3V3_HK	Buskapazität und gewünschte I²C‑Geschwindigkeit prüfen

Bewertung: Getrennte Housekeeping‑Rail erfüllt die Anforderung, dass DUT‑Victim‑VDD unabhängig geschaltet/sagged werden kann, während die SCC‑Logik aktiv bleibt.

4. Victim‑Rail / einstellbare DUT‑Versorgung

Table

Designator	Bauteil	Zweck / Sinn	Review-Hinweis
`U_VICTIM_BUCK`	LMR33630-Q1	einstellbarer Buck‑Vorregler für Victim‑Rail aus 5 V	Feedback‑Netz und DAC‑Injection besonders prüfen; Ripple gegen Messanforderung bewerten
`L_VICTIM`	6,8 µH	Buck‑Induktor	Sättigungsstrom > Peak‑Strom; DCR/Erwärmung prüfen
`C_BUCK_IN`	10 µF	Buck‑Eingangskapazität	nahe VIN/PGND platzieren
`C_BUCK_HF`	220 nF	HF‑Bypass am Buck	extrem nahe am Regler platzieren
`C_VCC_BUCK`	1 µF	VCC/BIAS‑Kondensator Buck	gemäß Datenblatt
`C_BOOT`	100 nF	Bootstrap‑Kondensator	direkt zwischen BST/SW
`C_VICTIM_OUT1`, `C_VICTIM_OUT2`	je 22 µF	Ausgangskapazität Victim‑Regler	Stabilität/Ripple/Transienten prüfen
`R_FB_TOP`	100 kΩ	oberer Feedback‑Widerstand	Zielbereich der Ausgangsspannung prüfen
`R_FB_BOT`	43,2 kΩ	unterer Feedback‑Widerstand	Zielbereich der Ausgangsspannung prüfen
`U_DAC`	MCP4725	I²C‑DAC zur Setpoint‑Verschiebung über Feedback‑Injection	monotone Kennlinie und Auflösung ≤10 mV verifizieren
`R_DAC_INJ`	100 kΩ	DAC‑Injection in Feedback‑Netz	begrenzt DAC‑Einfluss; Transferfunktion berechnen/messen
`R_PG_PULLUP`	100 kΩ	Pullup für Power‑Good `VICTIM_PG`	ggf. stärkeren Pullup wählen, falls Flanken zu langsam

Bewertung: Gegenüber der ursprünglichen LDO‑Idee wurde eine robustere Buck‑Architektur umgesetzt, weil die Library/Leistungsklasse für einen geeigneten 1,5‑A‑Low‑Noise‑LDO eingeschränkt war. Reviewer sollte entscheiden, ob für die finale Messqualität ein optionaler Post‑LDO/Filter ergänzt werden muss.

5. Shunt‑Messung und Telemetrie

Table

Designator	Bauteil	Zweck / Sinn	Review-Hinweis
`R_SHUNT`	20 mΩ	High‑Side‑Shunt in der Victim‑Rail	Kelvin‑Routing zwingend; Verlust bei 1,5 A ca. 45 mW
`U_INA`	INA226	langsame präzise I²C‑Strom-/Spannungs-/Leistungs‑Telemetrie	Shunt‑Kalibrierung im EEPROM ablegen; Alert‑Pin ggf. bewusst unused
`U_FAST_AMP`	INA187A3IDBVR	schneller Strommesspfad für µs‑Ereignisse/Komparator/Pico‑ADC	Bandbreite/Gain gegen 100 kHz+ Ziel prüfen; nahe am Shunt platzieren
`U_CMP`	MAX941xSA	Komparator für schnelle Trigger aus Fast‑Sense‑Signal	Referenz/Schwelle final validieren; Ausgang an Pico‑PIO
`TP_FAST`	Testpoint	Fast‑Sense‑Amp‑Ausgang messbar machen	Scope‑zugänglich
`TP_CMP`	Testpoint	Komparator‑Ausgang messbar machen	Scope‑zugänglich

Bewertung: Zwei Messpfade entsprechen der Spezifikation: INA226 für stationäre Telemetrie, INA187/Komparator für schnelle Erase-/Transient‑Erkennung.

6. Load‑Switch, NodeA und aktive Senke

Table

Designator	Bauteil	Zweck / Sinn	Review-Hinweis
`U_LOADSW`	TPS22995RZGR	High‑Side‑Load‑Switch zwischen Shunt/Regler und NodeA/DUT	R_on, Strom, Soft‑Start und EN‑Logik prüfen
`R_LOADSW_PD`	100 kΩ	Pull‑down auf Load‑Switch‑EN	Safe‑State: unprogrammierter Pico = DUT aus
`Q_SINK`	AO3400A	aktive Senke von NodeA nach GND für Sag/Gray‑Zone‑Events	SOA, Pulsstrom und thermische Belastung prüfen
`R_LIM`	1 Ω	Strombegrenzung der Senke	Peak‑Strom ungefähr V/R; Kalibrierung je DUT‑Decoupling nötig
`R_SINK_PD`	100 kΩ	Gate‑Pull‑down für Q_SINK	Safe‑State: Senke aus
`C_NODEA`	TBD/F	optionale NodeA‑Kapazität/Reservierung	Wert bewusst kalibrierabhängig; nicht ungeprüft bestücken
`TP_NODEA`	Testpoint	Victim‑VDD/NodeA messen	wichtigster Scope‑Punkt für Sag‑Profil

Bewertung: Safe‑State‑Philosophie ist umgesetzt: Load‑Switch und Senke haben Pull‑downs. Die tatsächliche Gray‑Zone‑Performance hängt stark von DUT‑Decoupling und R_LIM/Gate‑Profil ab und muss am Bench kalibriert werden.

7. OVP, ESD und DUT‑Leitungsschutz

Table

Designator	Bauteil	Zweck / Sinn	Review-Hinweis
`D_OVP_ZENER`	SZMM3Z3V3T1G	Zener‑Clamp auf NodeA/Victim‑Rail	OVP‑Schwelle/Leistung prüfen; Ziel ≤3,6 V
`D_OVP`	TVS3V3L4UE6327HTSA1	Mehrkanal‑TVS/ESD‑Schutz für DUT‑seitige Signale	Zuordnung der I/Os zum J‑DUT‑Signalplan prüfen
`D_ESD1`, `D_ESD2`, `D_ESD3`	SRDA3.3-6.TBT	ESD/Clamp‑Arrays für J‑DUT‑Signale	Kapazität für schnelle Signale/SWD/JTAG prüfen
`R_DUT_UART_TX`, `R_DUT_UART_RX`	220 Ω	Serienwiderstände für UART‑Tap/Reserve	Schutz und Strombegrenzung gegen Clamp‑Dioden
`R_DUT_TRIG`, `R_DUT_PHASE0`, `R_DUT_PHASE1`, `R_DUT_RECOVERY`	220 Ω	Serienwiderstände für Trigger/Marker/Recovery	RECOVERY als Open‑Drain‑Konzept prüfen
`R_DUT_SWDIO`, `R_DUT_SWCLK`, `R_DUT_NRST`	100 Ω	Serienwiderstände für Debug‑Signale	Flanken/SWD‑Timing prüfen
`R_DUT_TCK`, `R_DUT_TMS`, `R_DUT_TDI`, `R_DUT_TDO`	100 Ω	Serienwiderstände für JTAG‑Reserve	DNP/Reserve‑Status bei ADP/DCC prüfen

Bewertung: Die Spezifikation „jede DUT‑zugewandte Leitung: Serien‑R + Clamp/ESD“ ist strukturell umgesetzt. Reviewer sollte die konkrete TVS‑Kanalzuordnung gegen das J_DUT_FINAL‑Pinout durchklingeln.

8. DUT‑Connector und Injektionswahl

Table

Designator	Bauteil	Zweck / Sinn	Review-Hinweis
`J_DUT_FINAL`	827881-1	finaler keyed/latching DUT‑Connector‑Kandidat	Pinzahl/Pinout mechanisch gegen ADP‑Konzept prüfen; ursprüngliche Spezifikation war 21 Signale, verwendeter Connector bietet Reserve
`R_SEL_BOARD`	0 Ω	verbindet NodeA auf `VDD_BOARD_IN`	nur eine Injektionsoption bestücken, wenn Board‑Eingang genutzt wird
`R_SEL_MCU`	0 Ω	verbindet NodeA auf `VDD_MCU_DIRECT`	nur eine Injektionsoption bestücken, wenn MCU‑Direktversorgung genutzt wird

Eingefrorene logische J‑DUT‑Signale im Design:

VDD_BOARD_IN, VDD_MCU_DIRECT, VDD_SENSE
GND, GND_SENSE
UART_TX_TAP, UART_RX_RSVD
TRIG_GPIO, PHASE0, PHASE1, RECOVERY_OD
SWDIO_DUT, SWCLK_DUT, DUT_NRESET
JTAG_TCK_RSVD, JTAG_TMS_RSVD, JTAG_TDI_RSVD, JTAG_TDO_RSVD
BP_SPARE0/1 bzw. DUT‑Spare‑Leitungen

Bewertung: Die Adapter/DCC‑Forward‑Compatibility ist im Connector‑Konzept enthalten. Wichtig ist, dass ADP‑Boards Kelvin‑Sense wirklich am DUT‑Pin abgreifen, nicht nur am Adapter‑Connector.

9. RP2040‑Pico und digitale Steuerung

Table

Designator	Bauteil	Zweck / Sinn	Review-Hinweis
`U_PICO`	Raspberry Pi Pico	Echtzeit‑Sequencer, PIO‑Timestamping, I²C‑Master, GPIO‑Steuerung	Versorgung über VSYS/3V3‑Housekeeping prüfen; USB VBUS bewusst daten-only/unbenutzt
`U_DAC`	MCP4725	Victim‑Setpoint per I²C	I²C‑Adresse und EEPROM‑Interaktion prüfen
`U_EEPROM`	24LC02B-E/SN	Kalibrierdaten: Card‑Serial, Shunt, Gain, DUT‑Profil	Adresspins/WP‑Status prüfen; Inhalt für Produktion definieren
`R_SLOT_ID0_PU`, `R_SLOT_ID1_PU`, `R_SLOT_ID2_PU`	10 kΩ	SCC‑Pullups für Slot‑ID‑Bits	Backplane zieht je Slot selektiv auf GND/offen
`TP_SYNC`	Testpoint	SYNC‑Leitung messbar machen	Skew/Signalqualität prüfen

Bewertung: Pico‑GPIO‑Aufteilung erfüllt die Spezifikation mit Load‑Switch‑EN, Sink‑Gate, I²C, ADC/PIO‑Inputs, SYNC/SAFE und Slot‑ID.

10. Backplane / Slot‑System

Table

Designator	Bauteil	Zweck / Sinn	Review-Hinweis
`J_BKP_SLOT1` … `J_BKP_SLOT8`	91302-85-067RDM	acht Backplane‑Slot‑Connectoren für SCCs	Strompins, GND‑Pins, Keying und mechanische Belastung prüfen
`J_BP_SCC`	91302-85-067RDM	SCC‑Gegenstück / J‑BP‑Interface	Pinout muss exakt zum Slot‑Connector passen
`J_HOST`	4‑Pin Header	Host‑Header für SAFE/SYNC/GND/Reserve	Richtung/Pinout beschriften

Backplane‑Funktionen:

verteilt BKP_5V_BUS stern-/busartig an 8 Slots;
führt viele GND‑Pins je Slot;
verteilt BKP_SYNC und BKP_SAFE an alle Slots;
stellt pro Slot eine binäre ID über SLOTx_IDy bereit;
führt BKP_SPARE0_BUS und BKP_SPARE1_BUS als Reserve.

Bekannte Slot‑ID‑Logik aus dem aktuellen Netznamenbild:

Table

Slot	ID‑Bits im Design erkennbar
Slot 1	Basis/Default über Slot‑ID‑Bus
Slot 2	`SLOT2_ID0`
Slot 3	`SLOT3_ID1`
Slot 4	`SLOT4_ID0`, `SLOT4_ID1`
Slot 5	`SLOT5_ID2`
Slot 6	`SLOT6_ID0`, `SLOT6_ID2`
Slot 7	`SLOT7_ID1`, `SLOT7_ID2`
Slot 8	`SLOT8_ID0`, `SLOT8_ID1`, `SLOT8_ID2`

Bewertung: Backplane ist für 8 Slots vorgesehen. Reviewer sollte prüfen, ob die Slot‑ID‑Polarität eindeutig dokumentiert ist: Pullup auf SCC und Strap/Verbindung auf BKP bedeutet je nach Firmwaredefinition „offen=1, GND=0“ oder umgekehrt.

11. Testpunkte und Bring‑up

Vorhandene explizite Testpoints:

Table

Designator	Signal	Zweck
`TP_NODEA`	`NODEA`	Victim‑VDD/Sag‑Profil messen
`TP_FAST`	`ISENSE_FAST`	Fast‑Sense‑Amp‑Ausgang messen
`TP_CMP`	`TRIG_CMP`	Komparator‑Trigger messen
`TP_SYNC`	`SYNC`	SCC‑SYNC‑Signal messen

Zusätzliche laut ursprünglicher Spec gewünschte Messpunkte, die der Reviewer im Layout/Schaltplan explizit gegenprüfen sollte:

GND_SENSE / Kelvin‑GND
SINK_GATE
Regler‑FB (VICTIM_FB)
DUT‑Triggerlinien (TRIG_GPIO, PHASE0/1)
5V_PROT und 3V3_HK

12. Nicht‑BOM-/Schematic‑Hilfsobjekte

Das Projekt enthält viele Ground‑Symbole, Net Portals und No‑Connect‑Marker. Diese sind keine realen Bauteile:

Table

Typ	Anzahl aktuell	Zweck
Ground	95	lokale GND‑Referenzen und Pin‑Verbindungen
Net Portal	263	netzgleiche Verbindung ohne lange Schaltplanleitungen
No Connect	515	bewusst unbenutzte Pins, vor allem an hochpoligen Steckern/Reserven

Reviewer‑Hinweis: Die hohe No‑Connect‑Zahl ist erwartbar, weil die verwendeten Backplane‑ und DUT‑Connectoren mehr Pins/Reserven bieten als aktuell vollständig genutzt werden. Trotzdem sollte stichprobenartig geprüft werden, ob kein benötigter Pin versehentlich als NC markiert wurde.

13. Wichtige menschliche Prüfpunkte vor Fertigung

Buck‑Feedback prüfen: R_FB_TOP, R_FB_BOT, R_DAC_INJ, U_DAC müssen den gewünschten 0,8–3,6‑V‑Bereich monoton und sicher abbilden.
NodeA‑OVP prüfen: Zener/TVS‑Kombination darf bei normalen 3,3‑V‑Setpoints nicht unnötig leiten, muss aber ≤3,6 V ausreichend klemmen.
Shunt/Kelvin prüfen: R_SHUNT muss vierdrahtig und sehr nahe an INA226/INA187‑Sense‑Routing angebunden sein.
Safe‑State prüfen: R_LOADSW_PD und R_SINK_PD müssen ohne Pico‑Firmware den DUT stromlos und die Senke aus halten; globale SAFE‑Logik firmware-/hardwareseitig testen.
DUT‑Schutz prüfen: Jede J‑DUT‑Signalrichtung gegen Serien‑R + ESD/Clamp durchklingeln.
Pico‑USB daten-only: Pico‑VBUS darf nicht die Systemversorgung bilden; VSYS/Housekeeping‑Speisung prüfen.
Backplane‑Strom: Leiterbahnbreite, Connector‑Pins und PSU‑Klemme für 8 Karten und ca. 5–6 A Systemstrom auslegen.
Slot‑ID‑Polarität: Firmware und Hardware müssen dieselbe Bitdefinition verwenden.
Layout‑Routing: Nach dem Neu‑Autorouting alle Airwires, DRC, Kupferreste, Smart‑Vias und Board‑Edge‑Abstände prüfen.
Phase‑2‑Abgrenzung: SNF/DCC/RFI sind nur über Schnittstellen reserviert; keine Phase‑2‑Boardfunktionen sollen auf SCC/BKP hineinrutschen.

14. Kurzfazit

Das aktuelle Phase‑1‑Design enthält die vorgesehenen Kernfunktionen: Backplane‑Verteilung, SCC‑Power‑Frontend, einstellbare Victim‑Rail, zwei Strommesspfade, Load‑Switch, aktive Senke, Pico‑Steuerung, Cal‑EEPROM, DUT‑Schutz und eingefrorene J‑DUT/J‑BP‑Schnittstellen. Die kritischsten Review‑Themen sind nicht die Existenz der Funktionsblöcke, sondern deren konkrete Dimensionierung und Layoutqualität: Buck‑Feedback, OVP‑Clamp, Kelvin‑Shunt‑Routing, Safe‑State‑Verhalten und Backplane‑Stromführung.

1. Gesamtarchitektur
2. Stromversorgung und Eingangsschutz
3. Housekeeping‑3,3‑V
4. Victim‑Rail / einstellbare DUT‑Versorgung
5. Shunt‑Messung und Telemetrie
6. Load‑Switch, NodeA und aktive Senke
7. OVP, ESD und DUT‑Leitungsschutz
8. DUT‑Connector und Injektionswahl
9. RP2040‑Pico und digitale Steuerung
10. Backplane / Slot‑System
11. Testpunkte und Bring‑up
12. Nicht‑BOM-/Schematic‑Hilfsobjekte
13. Wichtige menschliche Prüfpunkte vor Fertigung
14. Kurzfazit