Project Started

flux

Placement và routing đang được tái xây dựng trên nền sạch; tác vụ vẫn đang chạy vì board có 74 linh kiện và cần nhiều vòng route–DRC. Mình sẽ tiếp tục đến khi có kết quả kiểm tra cuối.

flux

Tác vụ dọn route, tối ưu placement và phục hồi PCB 2 lớp đã chạy xong và áp dụng thay đổi vào dự án.
Còn lại
  • Mình chưa thể đọc báo cáo chi tiết của tác vụ hoặc chạy DRC xác minh độc lập vì tài khoản đã hết ACUs.
  • Cần kiểm tra lại các mục: overlapping copper, invalid GND layer, floating/dangling copper và airwire trước khi sản xuất.
Sau khi có ACUs, bước tiếp theo là chạy DRC cuối, đối chiếu số lỗi còn lại và xử lý surgical các kết nối chưa sạch.
Received notification from "ESP32-S3 PCB Cleanup" that it finished — picking the work back up.

flux

Executor ESP32-S3 PCB Cleanup đã hoàn tất và áp dụng thay đổi, nhưng mình chưa thể đọc báo cáo hoặc chạy DRC xác minh vì tài khoản hiện không còn ACUs.
Còn cần:
  • Chạy DRC độc lập và ghi nhận số lỗi/cảnh báo mới.
  • Xác nhận GND plane nằm đúng Bottom Copper.
  • Kiểm tra airwire, short/overlapping copper, dangling và floating trace.
  • Chỉ xác nhận sẵn sàng sản xuất khi các lỗi nghiêm trọng đã về 0.
Inspect cleanup changes
Check copper plane
Find routing issues
Prepare a review checklist
Sign up to send

Files

Schematic

Layout

Preview

Project Specification
Project Overview
Bo điều khiển hai driver động cơ bước dùng ESP32-S3-WROOM-1-N16R8, nguồn danh định 40 VDC. Phạm vi hiện tại là schematic hoàn chỉnh; chưa làm PCB layout/routing.
System Architecture
Diagram



  
    
  
  
    
  






















40 VDC
5 A fuse
100 V / 10 A reverse diode
TVS + bulk/HF filter
Driver power 1
Driver power 2
XL7015E1 5 V
ST1S06PU33R 3.3 V
ESP32-S3 N16R8
TFT SPI + backlight
Encoder, buttons, STEP/DIR/EN
Implemented Power Architecture
  • J1: JST VH 3.96 mm 2P, VIN/GND.
  • F1: 5 A / 125 V input fuse.
  • D1: 100 V / 10 A Schottky series reverse-polarity protection.
  • D2: 43 V unidirectional TVS across protected VIN.
  • Raw-bus filtering: 220 uF / 100 V bulk plus 100 nF / 100 V HF bypass.
  • J2/J3: protected raw VIN and GND in parallel for the two external drivers.
  • U1 XL7015E1: 100 uH inductor, SS310 catch diode, 33 uF / 100 V input capacitor, 100 uF / 16 V output capacitor, 10 kΩ / 3.3 kΩ feedback divider, 33 nF feed-forward capacitor.
  • U2 ST1S06PU33R fixed 3.3 V: 3.3 uH inductor, 4.7 uF input capacitor, two 22 uF output capacitors, VINH tied high.
Power Budget

Table

3.3 V loadPeak current
ESP32-S3500 mA
TFT150 mA
Logic20 mA
Margin80 mA
Total750 mA
  • 3.3 V peak power: 2.475 W.
  • Estimated 5 V current for the 3.3 V converter: about 550 mA at 90% efficiency or 582 mA at 85% efficiency.
  • The 5 V rail is tagged for 0.6 A maximum design current. This is a tight XL7015E1 operating point and needs prototype thermal/ripple validation at 40 V input.
  • The protected driver-power bus is fused at 5 A combined; confirm simultaneous driver demand remains below this value.
MCU Support and GPIO Map
  • EN: 10 kΩ pull-up, 1 uF to GND, RESET button to GND.
  • GPIO0: 10 kΩ pull-up, BOOT button to GND.
  • Module supply: 100 nF local decoupling plus 22 uF bulk.
  • TFT: IO12 SCLK, IO11 MOSI, IO10 CS, IO9 D/C, IO8 RESET, IO7 BLK_PWM.
  • Encoder: IO4 A, IO5 B, IO6 SW.
  • Buttons: IO15 BTN1, IO16 BTN2.
  • Driver 1: IO17 STEP, IO18 DIR, IO21 EN.
  • Driver 2: IO1 STEP, IO2 DIR, IO14 EN.
  • UART test points: native TXD0 and RXD0.
  • IO0 reserved for BOOT. GPIO35-42, GPIO45/46, GPIO3 and other unused pins are marked no-connect.
External Interfaces
  • TFT: Hirose FH12-12S-0.5SH(55), 12P, 0.5 mm, horizontal bottom-contact. FPC exposed contacts face down. Layout must verify insertion direction and pin-1 orientation.
  • TFT pin order 1..12: GND, LEDK, LEDA, VCC, GND, GND, D/C, CS, SCL, SDA/MOSI, RESET, GND.
  • LEDA and VCC connect to 3V3. LEDK is switched by 2N7002. CS and RESET have 10 kΩ default-high resistors.
  • Encoder J5: A, B, SW, 3V3, GND with pull-ups and RC filtering.
  • Buttons J6: BTN1, BTN2, GND with pull-ups and 100 nF debounce filters.
  • Stepper J7/J8: STEP, DIR, EN, GND through 100 Ω series resistors; STEP/DIR default low and EN defaults high.
  • Test points: 3V3, GND, UART TX, UART RX, EN, IO0.
Open Items Before Hardware Release
  1. Identify the exact TB6600 and MOONS SR+ variants. Public manuals commonly specify opto-isolated 5 V-class inputs, so direct 3.3 V operation is not guaranteed. The schematic intentionally preserves the requested direct interface, but it must be bench-verified or revised.
  2. Confirm external driver EN polarity. The current pull-ups assume active-low enable behavior.
  3. Confirm the TFT module includes suitable LED current limiting and draws no more than 150 mA at 3.3 V; LEDA is connected directly to 3V3 as specified.
  4. Validate XL7015E1 temperature and 5 V ripple at 40 V input while the 3.3 V rail experiences its 750 mA peak allocation.
  5. PCB layout must provide adequate copper and thermal area for U1, U2 exposed pad, D1, D2, F1, and the 5 A protected VIN paths.
Change Notes
  • Added real library parts, complete support circuitry, named nets, role metadata, and ERC-intent no-connects.

  • Project Overview

  • System Architecture

  • Implemented Power Architecture

  • Power Budget

  • MCU Support and GPIO Map

  • External Interfaces

  • Open Items Before Hardware Release

  • Change Notes